详解Spyglass使用(一),spyglass 2024-02-19 23:55:47 0 0 描述 作为IC设计人员,熟练掌握数字前端语法检查工具Spyglass的重要性不言而喻,本文手把手教你学习Spyglass工具。 启动Spyglass软件:spyglass & 点击左边Add File(s): 将.v文件通过rtl.f统一添加,如下图,点击OK: 或者通过命令添加: sg_shell> read_file -type sourcelist rtl.f 设置顶层,选中下图左边Set Options,手动设置Value为digital_top.v,这里我们留一个bug,后面看得到。 或者通过命令添加: sg_shell> set_option top digital_top.v 我们也可以默认缺省顶层文件,此处,我们暂时不用remove_option top命令,注意刚才我们留了一个bug。 sg_shell> remove_option top 点击Read Design, 选择Synthesize Netlist,在读入设计的同时进行综合 点击Run Design Read: 读取完成发现: top 'digital_top.v' : Design unit not found in the design bug来了,什么问题呢?找不到Design unit, 聪明的你一定发现了,顶层是module名,不是module文件名。如下图所示: 也就是说设置Top level Design Unit的value为DIGITAL_TOP, 而不是digital_top.v。 再次Run Read Design,如下图,读取成功。 接着,设置Goal Setup: 首先选中lint,我们先看lint, 点击Run Goal: 运行得到结果如下,我们开始逐一解析错误的原因,并给出RTL修改办法,具体参见小编知识星球。 审核编辑:汤梓红 收藏(0)